Neu ist die RISC-V Architektur nicht für Qualcomm. Seit Jahren gibt es schon RISC-V-Chips den SoCs von Qualcomm, denn die freie Befehlssatzarchitektur erlaubt es allen Chip-Herstellern ohne Lizenzzahlungen eigene Designs zu bauen. Sodann müsste Qualcomm nicht mehr vergleichsweise viel Geld an das ehemals britische ARM abdrücken. Nicht verwunderlich war also die Ankündigung Qualcomms vor beinahe vier Jahren, eine eigene RISC-V-CPU in seiner Smartphone-SoC-Reihe Snapdragon zu nutzen. Dabei handelte es sich zunächst aber noch um Embedded-Microcontroller und nicht um einen Hauptprozessor. auch Googles Security Chips laufen teilweise mit RISC-V. Doch nun kommt in Zusammenarbeit mit Google zum ersten Mal eine Haupt-CPU mit RISC-V für Android, wenngleich auch erst mal nur für Wear OS.

Freier Befehlssatz RISC

In Zusammenarbeit mit dem Tech-Giganten Google will das Chip-Designunternehmen aus San Diego, dass so viele System-on-a-Chip (SoC) für unsere Smartphones fertigt, nun nicht mehr auf die patentierte ARM-Architektur, sondern den freie RISC Befehlssatz setzen. Das IAS, kurz für instruction set architecture, für Reduced Instruction Set Computers (RISC) in der Version fünf (darum RISC-V), bringt dabei einige Vorteile. Zunächst wäre da die freizügige BSD-Lizenz, die die freie Verwendung garantiert und vor Patenten schützt. Es kann also kein Unternehmen das Chip-Design patentieren.

Das bedeutet nicht, dass die Hardware auch automatisch Open Source sein muss. Sehr wohl kann sie als kommerzieller Kern lizenziert werden, denn dies schliesst BSD nicht aus.

Der SoC, den Qualcomm und Google in ihren Pressemitteilungen bislang nur als RISC-V Snapdragon Wear bezeichnen, hat noch keinerlei weiteren Spezifikationen oder Details.

Interessant ist es jedoch, weil er RISC-V Befehlssatz für verschiedene Anwendungsfälle entworfen wurde: Von kompakten, eingebetteten Systemen, Consumer-PCs, Hochleistungsrechner mit Vektorprozessoren bis zu Parallelrechnern. RISC-V hat eine variable Datenwortbreite von 32, 64 und 128 Bit und erlaubt es, jederzeit mehr Kodierungsbits hinzuzufügen. Der 128 Bit Unterbefehlssatz war noch bis 2016 absichtlich undefiniert, um keine Fehler durch fehlenden Speicheradressraum zu verursachen. Denn es sind noch wenig Erfahrungen mit solch grossen Speichersystemen in der Industrie vorhanden. Es gibt jedoch bereits Vorschläge, Befehle mit einer variablen Breite bis zu 864 Bit in RISC-V zu implementieren.

Android Wear OS im Fokus

Der Chip für Googles Wear OS, das direkt von Android abgeleitet ist, bringt nun eine Wende in Qualcomms Geschäftsportfolio. Ein RISC-V Hauptprozessor, der künftig in der Wearable-Plattform weltweit und insbesondere in den USA kommerziell eingesetzt werden soll, könnte schnell zu einem breiten Einsatz führen. Qualcomms erklärtes Ziel ist es, Wear OS-Gerät mit RISC-V zu dominieren.

Für Google wiederum dürfte die Kooperation der erste grosse Test für den breiten produktiven Einsatz eines SoC mit RISC-V als Haupt-CPU für sein Android-Betriebssystem sein.

RISC-V auch für Android Smartphones?

Google spricht dabei davon, dass man damit den Weg für mehr Produkte innerhalb des eigenen Ökosystems ebnen will, um die Vorteile von benutzerdefinierten CPUs mit geringem Stromverbrauch und hoher Leistung nutzen zu können.

Auch wenn RISC-V in der bisherigen Kommunikation aus Mountain View nicht ausdrücklich für Android OS avisiert wird, liegt es nahe, dass Google und Qualcomm auch mit Unterstützung anderer Unternehmen daran hinter den Kulissen weiter arbeiten. Schon vor rund einem Jahr nahm Google die Unterstützung für RISC-V offiziell in den Android-Quellcode auf. Zudem arbeitet der Alphabet Konzern gemeinsam mit der RISC-V-Foundation an einer besseren Unterstützung der Android-Plattform.

Ob dies zu günstigeren Smartphones führt, darf indes bezweifelt werden. Die Entwicklungskosten, die in RISC-V fliessen, wollen sich die Unternehmen schliesslich auch bezahlen lassen.

Quelle: Qualcomm Pressemitteilung (Englisch), Wikipedia